40.1.1.1. SREG — Status Register

40.1.1.1. SREG — Status Register
	40.1.1. Jádro procesoru

Tabulka 40.5. SREG — The AVR Status Register

Bit	7	6	5	4	3	2	1	0
	I	T	H	S	V	N	Z	C	SREG
Read/Write	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
Initial Value	0	0	0	0	0	0	0	0

Obrázek 40.1. SREG — The AVR Status Register

          bit      7       6       5       4       3       2       1       0
               +-------+-------+-------+-------+-------+-------+-------+-------+
               |   I   |   T   |   H   |   S   |   V   |   N   |   Z   |   C   |
               +-------+-------+-------+-------+-------+-------+-------+-------+
   Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W
Initial Value      0      0      0      0      0      0      0      0

Bit 7 — I: Global Interrupt Enable: Global Interrupt Enable bit musí být nastaven aby byla povolena přerušení. Povolení jednotlivých přerušení se nastavuje v odpovídajících registrech periferního zařízení. Tento bit řídí/povoluje přerušení jako celek. Bit I je smazán
Bit 6 — T: Bit Copy Storage
Bit 5 – H: Half Carry Flag


40.1.1. Jádro procesoru		40.1.2. Timer/Counter0 with PWM — čítač a časovač číslo 0 s PWM